GAA: cổng bọc kín bốn mặt

Cổng ôm ba mặt của FinFET kiểm soát yếu hơn ở chân vây, nên muốn chặn dòng xuyên thấu thì cổng phải bọc kín quanh silicon

Cổng dừng ở ô xít cách ly, chân vây hở; cổng phải bọc kín mới chặn được.

FinFET có cổng ôm ba mặt của vây, dừng ở lớp ô xít cách ly. Chân vây cổng không chạm tới.

Xem lời đọc

Ở FinFET, cổng ôm ba mặt của vây và dừng ở lớp ô xít cách ly. Chân vây nằm dưới mép cổng nên cổng không chạm tới. Ở chân vây, cổng kiểm soát yếu hơn nên dòng xuyên thấu dễ đi qua hơn. Vậy cổng ôm ba mặt của FinFET chưa đủ kín quanh vây. Phần vây nhô lên khỏi ô xít cách ly được cổng ôm, còn chân vây thì không. Muốn chặn dòng xuyên thấu ở chân vây, cổng phải bọc kín quanh phần silicon.

Chân vây nằm sát phần đế sâu. Hãng thường xử lý chân vây bằng pha tạp; bài này không đi vào cách đó. Hình vẽ trạng thái tắt, V_G = 0 V: chỉ có vùng nghèo, không có kênh. Ký hiệu chấm tròn chỉ dòng xuyên thấu (vuông góc mặt giấy), không chỉ chiều dòng. Hình định tính, không số; vây và lớp ô xít vẽ dày hơn thật.

Nanosheet là tấm silicon mỏng nằm ngang, và cổng bọc kín bốn mặt của đoạn giữa tấm gọi là GAA

Tấm silicon mỏng nằm ngang nối nguồn với máng; cổng vắt qua, phủ mặt trên, hai mặt bên, mặt dưới của đoạn giữa; nhiều tấm chồng lên nhau.

Nanosheet (tấm silicon mỏng) nằm ngang giữa nguồn và máng. GAA (gate-all-around, cổng bao quanh) là cổng bọc kín bốn mặt của đoạn giữa tấm.

Xem lời đọc

Tấm silicon là một lớp silicon mỏng nằm ngang, gọi tiếng Anh là na nô sít. Một đầu tấm nối với nguồn, đầu kia nối với máng. Dòng chạy dọc theo tấm, từ nguồn sang máng. Cổng vắt qua tấm, phủ mặt trên, hai mặt bên và mặt dưới của tấm. Ở đoạn giữa, cổng bọc kín cả bốn mặt của tấm nên được gọi là GAA. GAA là tên tiếng Anh, nghĩa là cổng bọc quanh tấm. Phần tấm nằm ngoài cổng vẫn nối với nguồn hoặc máng. Nhiều tấm xếp chồng lên nhau, mỗi tấm đều được cổng bọc kín ở đoạn giữa.

“Na nô sít” là cách đọc tên Anh. Tấm có bề rộng lớn hơn bề dày. Hai đầu tấm nằm ngoài cổng vẫn nối với nguồn và máng. Hình 3D vẽ đơn giản, không theo tỉ lệ; tấm vẽ dày hơn thật, cổng vẽ trong suốt để thấy mặt dưới của tấm.

Xếp xen kẽ lớp silicon và lớp SiGe, rồi chèn lớp cách điện bên trong vào hốc ở hai đầu mỗi lớp SiGe

Chồng xen kẽ Si/SiGe; mỗi lớp silicon sau này là một tấm; SiGe giữ chỗ tạm; hai đầu lớp SiGe sát cổng giả được khắc lõm và lấp cách điện.

SiGe (silicon germanium, silicon gecmani) là hợp kim dùng làm lớp giữ chỗ tạm. Inner spacer (lớp cách điện bên trong) ngăn cổng chạm nguồn và máng.

Xem lời đọc

SiGe là hợp kim của silicon và gecmani, tạo được thành lớp trên silicon. Người ta xếp xen kẽ lớp silicon và lớp SiGe thành một chồng. Mỗi lớp silicon sau này là một tấm. Lớp SiGe chỉ có tạm thời để tạo khe trống giữa các tấm, rồi sẽ được lấy đi. Một cổng giả tạm thời được dựng giữa chồng, sau này thay bằng cổng thật. Hai đầu mỗi lớp SiGe, sát hai bên cổng giả, được khắc lõm vào thành hốc nhỏ. Hốc được lấp cách điện, gọi là lớp cách điện bên trong, tên Anh là in nơ xpây xơ. Lớp này ngăn cổng chạm vào nguồn và máng.

Mặt cắt dọc, dọc theo chiều dòng. Gecmani là nguyên tố gần silicon. Nguồn và máng được tạo ở hai đầu sau khi có lớp cách điện bên trong. Lớp này cũng giảm điện dung giữa cổng với nguồn, máng (bài không ghi số). Các lớp vẽ dày hơn thật, hình định tính.

Khắc chọn lọc lấy đi SiGe, rồi cổng lấp vào khe trống và bọc kín bốn mặt đoạn giữa mỗi tấm

Gỡ cổng giả; khắc chọn lọc bỏ SiGe, giữ silicon; cổng lấp vào khe trống; hai bước này khó vì khe hẹp.

Selective etch (khắc chọn lọc) chỉ lấy đi một vật liệu, giữ nguyên vật liệu kia.

Xem lời đọc

Trước hết cổng giả được gỡ đi, để lộ chồng silicon và SiGe. Khắc chọn lọc chỉ lấy đi một vật liệu mà gần như giữ nguyên vật liệu kia. Ở đây SiGe bị lấy đi, các tấm silicon còn lại nằm cách nhau bằng khe trống. Hai đầu mỗi tấm vẫn nối với nguồn và máng. Trước khi lấp cổng, đoạn giữa mỗi tấm không chạm vật nào. Sau đó lớp ô xít cổng và kim loại cổng được lấp vào các khe. Nhờ vậy cổng chạm cả bốn mặt của đoạn giữa mỗi tấm. Khắc chọn lọc và lấp cổng đều khó, vì khe giữa các tấm rất hẹp.

Cổng kim loại làm sau, như ở FinFET: gỡ cổng giả, khắc SiGe qua chỗ trống đó, rồi lấp ô xít cổng và kim loại cổng. Khe giữa tấm rất hẹp nên lớp lấp phải phủ đều mọi mặt tấm. Hình định tính; khe và lớp lấp vẽ dày hơn thật.

Cổng bọc kín bốn mặt giữ được các điểm trong phần tấm được bọc, nên dòng xuyên thấu giảm rõ ở phần đó

Mặt cắt ngang qua cổng, tắt: vùng nghèo lan từ bốn mặt, mọi điểm gần một mặt cổng; GAA giữ trọn phần tấm được bọc, FinFET chưa ôm chân vây.

Tấm mỏng nên các điểm trong tấm đều gần một mặt cổng, và vùng nghèo từ các mặt gặp nhau.

Xem lời đọc

Ta cắt qua cổng theo mặt phẳng vuông góc với chiều dòng. Mặt cắt cho thấy tấm silicon mỏng, được cổng bọc kín bốn mặt ở đoạn giữa. Khi transistor tắt, vùng nghèo lan vào từ cả bốn mặt của tấm. Tấm mỏng nên vùng nghèo từ mặt trên và mặt dưới gặp nhau. Mọi điểm trong phần tấm được bọc đều gần một mặt cổng. Vì thế dòng xuyên thấu giảm rõ ở phần tấm được cổng bọc. Cổng bọc kín bốn mặt quanh tấm, còn cổng ôm ba mặt chưa ôm chân vây.

V_G = 0 V. Chỉ nói về phần tấm được cổng bọc; hai đầu tấm nối nguồn và máng, đáy chồng tấm trên đế vẫn cần cách ly riêng. Dòng xuyên thấu chỉ giảm rõ, dòng rò dưới ngưỡng vẫn còn. Cải thiện này thuộc về hình học cổng, không kèm số.

Bề rộng hiệu dụng của GAA chỉnh được qua bề rộng tấm và số tấm, nên dòng tăng mà diện tích mặt chip gần như không đổi

Dòng khi bật tăng theo bề rộng hiệu dụng; FinFET tăng theo bậc số vây, GAA chọn nhiều giá trị bề rộng tấm và cộng thêm các tấm chồng.

Nanosheet width (bề rộng tấm) là độ dài của tấm đo vuông góc với chiều dòng.

Xem lời đọc

Ở cùng điện áp cấp, bề rộng hiệu dụng lớn hơn thì dòng khi bật lớn hơn. Mỗi tấm góp vào bề rộng hiệu dụng bằng chu vi mặt cắt của nó. Bề rộng tấm là độ dài của tấm đo vuông góc với chiều dòng. Ở FinFET, mỗi vây có kích thước cố định, nên bề rộng hiệu dụng tăng từng bậc. Ở GAA, bề rộng tấm chọn được nhiều giá trị trong một khoảng. Các tấm xếp chồng nên bề rộng hiệu dụng của các tấm cộng lại. Thêm tấm chồng thì dòng tăng mà diện tích mặt chip gần như không đổi.

Bề rộng hiệu dụng của tấm xấp xỉ chu vi mặt cắt, của cả chồng là tổng chu vi các tấm (bỏ qua góc bo). Bề rộng tấm chọn trong một khoảng và theo lưới thiết kế. Samsung nói bề rộng kênh điều chỉnh được cho từng khách hàng (hãng công bố). V_G = 1,80 V là số mô phỏng DEVSIM của khóa 1, điểm transistor đã bật. Hình không ghi số nm hay dòng.

Samsung, TSMC và Intel đều công bố đưa transistor cổng bọc kín bốn mặt vào sản xuất, với ba mốc có nghĩa khác nhau

Ba mốc do hãng công bố: bắt đầu sản xuất, sản xuất hàng loạt, bán rộng rãi; không so trực tiếp với nhau.

Các mốc do hãng công bố: Samsung (MBCFET) 6/2022, TSMC (nanosheet) cuối 2025, Intel (RibbonFET) 1/2026.

Xem lời đọc

Ba hãng đều công bố đưa cổng bọc kín bốn mặt vào sản xuất. Samsung gọi là MBCFET và Intel gọi là RibbonFET. Theo Samsung, bắt đầu sản xuất GAA từ tháng sáu năm hai nghìn không trăm hai mươi hai. Theo TSMC, sản xuất hàng loạt từ cuối năm hai nghìn không trăm hai mươi lăm. Theo Intel, chip RibbonFET bán rộng rãi từ tháng một năm hai nghìn không trăm hai mươi sáu. Ba mốc khác nghĩa, gồm bắt đầu sản xuất, sản xuất hàng loạt và bán ra.

Samsung ngày 30/6/2022 công bố “bắt đầu sản xuất ban đầu” GAA 3 nm (MBCFET), kèm nhiều số phần trăm so với 5 nm của chính Samsung. TSMC: trang web hãng ghi sản xuất hàng loạt N2 từ quý bốn năm 2025, không có thông cáo riêng. Intel: ngày 9/10/2025 công bố Panther Lake (Intel 18A, RibbonFET), ra mắt tại CES 5/1/2026, bán rộng rãi từ 27/1/2026 theo hãng. Tên “3 nm”, “2 nm”, “18A” là tên node thương mại, không phải kích thước thật. Ba mốc không so trực tiếp với nhau.

Khi transistor nhỏ đi, lỗ tiếp xúc nhỏ làm điện trở lớn hơn và dây sát nhau làm tín hiệu chậm đi, thành vấn đề mới

GAA giải quyết điều khiển ở tấm, nhưng dòng còn phải đi qua lỗ tiếp xúc và dây; nhỏ đi thì điện trở lớn hơn, dây sát thì tín hiệu chậm.

Contact (lỗ tiếp xúc) là lỗ chứa kim loại nối transistor với dây.

Xem lời đọc

Lỗ tiếp xúc là lỗ chứa kim loại, nối nguồn, máng hoặc cổng với dây. GAA giải quyết việc điều khiển ở tấm, nhưng dòng còn phải đi qua lỗ tiếp xúc và dây. Transistor nhỏ đi và xếp dày hơn thì lỗ tiếp xúc cũng nhỏ đi. Lỗ nhỏ hơn nên điện trở của nó lớn hơn. Dây nối giữa các transistor cũng sát nhau hơn. Dây sát nhau nên tín hiệu truyền trên dây chậm đi. Vấn đề mới nằm ở dây và lỗ tiếp xúc, không chỉ ở transistor.

Lỗ tiếp xúc nhỏ còn dễ lệch và chạm cổng. Tín hiệu chậm vì điện trở dây và điện dung giữa các dây sát nhau. Hình chỉ nêu hướng, không số.

Số liệu