FinFET: dựng kênh đứng lên

Transistor phẳng cỡ hai mươi hai nanomet khó giữ phần đế sâu nên dòng xuyên thấu làm tốn điện

Cổng phẳng chỉ chạm một mặt; đoạn giữa nguồn và máng ngắn thì dòng xuyên thấu qua phần đế sâu, tốn điện khi tắt.

Transistor phẳng có cổng chỉ chạm silicon ở một mặt. Ở cỡ 22 nm, dòng xuyên thấu qua phần đế sâu làm tốn điện khi tắt.

Xem lời đọc

Transistor phẳng có cổng nằm trên mặt silicon, chỉ chạm silicon ở một mặt. Phần đế sâu nằm xa cổng, nên cổng khó giữ phần đế sâu. Dòng xuyên thấu chạy từ nguồn sang máng qua phần đế sâu, kể cả khi transistor tắt. Dòng xuyên thấu khiến transistor tốn điện ngay cả khi tắt. Khi đoạn giữa nguồn và máng ngắn đi, khoảng cách giữa hai vùng nghèo cũng nhỏ đi. Ở cỡ hai mươi hai na nô mét, chỉ làm mỏng ô xít cổng không đủ giữ phần đế sâu.

22 nm là cỡ mà Intel chuyển sang transistor có vây. Hãng ST vẫn giữ transistor phẳng bằng SOI, nên ở cỡ này chỉ nói "khó giữ", không nói "hết dùng được". Hình vẽ trạng thái tắt: V_G = 0 V nên không có kênh, chỉ có vùng nghèo; V_D = 1,80 V là số mô phỏng DEVSIM của khóa 1, dùng chung với bài 3 và bài 5. Cổng là HfO₂ và kim loại. Kim ampe kế chỉ minh họa dòng xuyên thấu, không có số. Hình phụ vẽ định tính, không theo tỉ lệ; lớp ô xít vẽ dày hơn thật.

Lớp silicon đủ mỏng thì gần như không còn chỗ xa cổng; SOI dùng lớp silicon mỏng trên ô xít chôn, vây đứng là cách thứ hai

Đưa mọi điểm lại gần cổng bằng lớp silicon mỏng; hai cách là SOI và vây đứng.

SOI (silicon on insulator, silicon trên ô xít) đặt lớp silicon rất mỏng trên ô xít chôn. FD-SOI (fully depleted SOI) là loại mỏng đến mức khi tắt nghèo hạt tải hoàn toàn.

Xem lời đọc

Nếu lớp silicon dưới cổng đủ mỏng thì gần như không còn điểm nào xa cổng. Có hai cách làm lớp silicon dưới cổng mỏng. Cách thứ nhất là SOI, viết tắt của silicon trên ô xít. Dưới lớp silicon mỏng có một lớp ô xít chôn, chặn dòng xuyên thấu đi qua phần đế sâu. Khi tắt, lớp silicon mỏng đến mức bị nghèo hạt tải hoàn toàn, nên có tên FD-SOI. Cách thứ hai là dựng lớp silicon đứng lên, như Intel đã chọn.

Hãng ST công bố nền FD-SOI 28 nm sản xuất thử ngày 11/12/2012. ST nêu hiệu năng khoảng 30 % và công suất đến 50 %, nhưng đó là số do hãng công bố, chưa có kiểm chứng độc lập nên không đưa vào lời hay hình. Hai hình mặt cắt đều ở V_G = 0 V (trạng thái tắt), vẽ định tính, không số; ô xít chôn và lớp silicon mỏng vẽ dày hơn thật. Ô xít chôn chặn đường dòng xuyên thấu đi qua phần đế sâu.

Vây là thanh silicon mỏng dựng đứng, và cổng ôm ba mặt của vây

Thanh silicon mỏng dựng đứng nối với đế; nguồn một đầu, máng đầu kia; cổng phủ hai mặt bên và mặt đỉnh, dừng ở lớp ô xít cách ly.

Fin (vây) là thanh silicon mỏng dựng đứng; cổng phủ ba mặt của vây. FinFET (fin field-effect transistor) là tên chung, Intel gọi cấu trúc của mình là Tri-Gate.

Xem lời đọc

Thanh silicon mỏng dựng đứng gọi là vây. Nguồn nằm ở một đầu vây, máng nằm ở đầu kia, dòng chạy dọc theo vây. Chân vây nối với phần đế, và quanh chân vây có lớp ô xít cách ly. Cổng phủ ngang qua vây ở hai mặt bên và mặt đỉnh, nên gọi là cổng ôm ba mặt. Cổng dừng lại ở mặt lớp ô xít cách ly, không xuống tới đế. Cổng ôm ba mặt điều khiển vây từ ba phía, không chỉ từ một mặt như cổng phẳng. Intel công bố vây ở cỡ hai mươi hai na nô mét vào năm hai nghìn không trăm mười một.

Ô xít cách ly (shallow trench isolation) là lớp ô xít lấp giữa các vây. FinFET đầu tiên ở Berkeley chỉ có hai mặt bên; Tri-Gate của Intel thêm mặt đỉnh. Intel công bố ngày 4/5/2011; CPU Ivy Bridge dùng công nghệ này bán ra khoảng 4/2012. Hình 3D vẽ một vây, không theo tỉ lệ; vây vẽ dày hơn thật.

Chiều cao vây cộng vào bề rộng hiệu dụng, nên dòng tăng mà gần như không cần thêm diện tích mặt chip

Bề rộng hiệu dụng xấp xỉ hai lần chiều cao vây cộng bề rộng đỉnh; vây cao hơn thì dòng lớn hơn trên cùng diện tích.

Effective width (bề rộng hiệu dụng) là tổng độ dài các cạnh mà dòng chạy sát, trên mặt cắt ngang; với một vây, xấp xỉ hai lần chiều cao vây cộng bề rộng đỉnh vây.

Xem lời đọc

Chiều cao vây là phần vây nhô lên khỏi lớp ô xít cách ly, tính đến đỉnh vây. Khi transistor bật, dòng chạy sát hai mặt bên và mặt đỉnh, nơi cổng ôm vây. Bề rộng hiệu dụng là tổng độ dài các cạnh mà dòng chạy sát, tính trên mặt cắt ngang. Vậy bề rộng hiệu dụng xấp xỉ hai lần chiều cao vây, cộng thêm bề rộng đỉnh vây. Giống bề rộng của transistor phẳng, bề rộng hiệu dụng lớn hơn thì dòng khi bật lớn hơn. Chiều cao vây lớn hơn thì dòng tăng mà gần như không cần thêm diện tích mặt chip.

W_eff ≈ 2 H_fin + W_fin; "xấp xỉ" vì bỏ qua góc bo. Dòng khi bật tỉ lệ thuận bề rộng hiệu dụng. Hình vẽ mặt cắt ngang qua cổng (không có nguồn và máng); V_G = 1,80 V là số mô phỏng DEVSIM của khóa 1, điểm transistor đã bật. Các cột "dòng khi bật" chỉ so sánh lớn nhỏ, không có số; kích thước vây không ghi số nanomet.

Vây mỏng được cổng ôm ba mặt nên phần vây được ôm gần cổng ở mọi điểm và rò giảm

Trên mặt cắt ngang qua cổng, vùng nghèo từ ba mặt cổng gặp nhau giữa vây; phần được ôm không còn chỗ xa cổng.

Vây mỏng nên mọi điểm trong phần được cổng ôm đều gần một mặt cổng, và vùng nghèo từ ba phía gặp nhau giữa vây.

Xem lời đọc

Ta cắt vây tại chỗ có cổng, theo mặt phẳng vuông góc với chiều dòng. Vây mỏng nên mọi điểm trong phần được cổng ôm đều gần một mặt cổng. Khi transistor tắt, vùng nghèo từ ba mặt cổng lan vào và gặp nhau giữa vây. Phần vây được ôm thành vùng nghèo và chịu sự điều khiển của cổng. Ở phần vây được cổng ôm không có đường cho dòng xuyên thấu, vì không còn chỗ xa cổng. Cổng điều khiển vây tốt hơn nên transistor dễ tắt hơn, dù đoạn giữa nguồn và máng ngắn đi.

Trạng thái tắt, V_G = 0 V. Cổng điều khiển điện thế trong vây nên transistor vẫn tắt được khi đoạn giữa nguồn và máng ngắn (cải thiện DIBL và điện áp ngưỡng). Quy tắc thực nghiệm: bề dày vây nhỏ hơn đáng kể so với chiều dài cổng; hình không ghi số. Mặt cắt dọc nhỏ và mặt cắt phẳng thu nhỏ vẽ định tính.

Intel công bố vây đứng hai mươi hai nanomet cho hiệu năng tăng và công suất khi hoạt động giảm so với transistor phẳng ba mươi hai nanomet

Dòng khi bật lớn hơn giúp hiệu năng, rò giảm giúp công suất; hai số Intel công bố so với phẳng 32 nm của chính hãng.

Theo Intel, công nghệ vây đứng 22 nm cho hiệu năng tăng tới 37 % ở điện áp cấp nhỏ, hoặc công suất khi hoạt động giảm hơn một nửa ở cùng hiệu năng, so với transistor phẳng 32 nm của Intel.

Xem lời đọc

Hiệu năng là tốc độ chuyển giữa trạng thái bật và tắt của transistor. Công suất là điện năng transistor tiêu thụ trong mỗi giây. Dòng khi bật lớn hơn giúp transistor chuyển trạng thái nhanh hơn, tức hiệu năng tăng. Rò giảm và điện áp cấp nhỏ đi giúp công suất giảm. Theo Intel, công nghệ vây đứng hai mươi hai na nô mét cho hiệu năng tăng. Mức tăng tới ba mươi bảy phần trăm, đo ở điện áp cấp nhỏ. Cũng theo Intel, ở cùng hiệu năng, công suất khi hoạt động giảm hơn một nửa. Cả hai số do Intel công bố, so với transistor phẳng ba mươi hai na nô mét của Intel.

Thông cáo Intel ngày 4/5/2011 nói 37 % hiệu năng ở điện áp thấp và "ít hơn một nửa công suất khi hoạt động" ở cùng hiệu năng; "50 %" là cách làm tròn của báo chí, lời không dùng. Hai số so vây 22 nm với phẳng 32 nm nên lẫn cả đổi node, không quy toàn bộ cho cổng ba mặt; không cộng hay so với số các bài khác. Số do hãng công bố, không phải mô phỏng DEVSIM. Cột vẽ đúng tỉ lệ 1 : 1,37 và nhỏ hơn 1 : 0,5, trục không ghi số.

Dòng chỉ tăng theo số vây nguyên, nên transistor cần dòng nhỏ vẫn dùng trọn một vây

Mọi vây trong một công nghệ như nhau nên dòng tăng theo bậc; cái hại là dùng nhiều diện tích hơn mức cần.

Mỗi vây có chiều cao và bề rộng cố định khi chế tạo, nên dòng chỉ tăng theo số vây nguyên.

Xem lời đọc

Trong một công nghệ, mọi vây có cùng chiều cao và cùng bề rộng, cố định khi chế tạo. Muốn dòng lớn hơn, cách chính là thêm vây. Mỗi vây thêm vào làm dòng khi bật tăng thêm đúng một bậc. Không có nửa vây, nên nhà thiết kế không chỉnh dòng thật mịn được. Transistor chỉ cần dòng nhỏ thì vẫn phải dùng trọn một vây. Diện tích mặt chip vì thế bị dùng nhiều hơn mức cần.

Không làm được một vây rưỡi; vây mỏng, cao còn khó chế tạo vì dễ cong. Hình vẽ mặt cắt ngang qua cổng với V_G = 1,80 V (số mô phỏng DEVSIM của khóa 1, điểm transistor đã bật); bậc thang "dòng khi bật" chỉ so sánh, không có số.

Cổng không chạm chân vây nên ở FinFET trên đế khối vẫn còn đường cho dòng xuyên thấu

Cổng dừng ở lớp ô xít cách ly nên chân vây và đế phía dưới không được cổng ôm; vấn đề mới là cổng phải bao kín quanh vây.

Ở FinFET trên đế khối, cổng dừng ở lớp ô xít cách ly. Chân vây cổng không chạm tới.

Xem lời đọc

Ở FinFET trên đế khối, cổng chạm ba mặt của vây và dừng ở lớp ô xít cách ly. Chân vây nằm dưới mép cổng, nên cổng không chạm tới chân vây. Phần vây dưới mép cổng và phần đế phía dưới không được cổng ôm. Ở chân vây vẫn còn đường cho dòng xuyên thấu đi qua. Đoạn giữa nguồn và máng ngắn thêm thì cổng ôm ba mặt có thể chưa đủ giữ chân vây. Vậy vấn đề mới là cổng phải bao kín quanh vây, kể cả chân vây.

Đế khối (bulk) là tấm silicon nguyên khối. Hãng thường xử lý thêm bằng pha tạp ở chân vây; bài này không đi vào cách đó. Hình vẽ trạng thái tắt, V_G = 0 V: chỉ có vùng nghèo, không có kênh. Ký hiệu chấm tròn chỉ "dòng xuyên thấu" (vuông góc mặt giấy), không chỉ chiều dòng; hình phụ vẽ định tính.
Số liệu