Dây và tiếp xúc thành nút thắt

Cổng xếp sát nhau làm lỗ tiếp xúc hẹp, và lỗ lệch thì kim loại chạm cổng, gọi là lệch chạm cổng

Lỗ nằm giữa hai cổng; mặt nạ lệch nhỏ cũng đủ chạm cổng.

Contact (lỗ tiếp xúc) xuống nguồn hoặc máng nằm giữa hai cổng, chỉ cách cổng một lớp vách mỏng.

Xem lời đọc

Lỗ tiếp xúc xuống nguồn hoặc máng nằm giữa hai cổng. Giữa lỗ và cổng chỉ còn lớp vách cách bên rất mỏng. Transistor nhỏ đi nên các cổng xếp sát nhau hơn. Khoảng trống cho lỗ cũng hẹp lại. Mặt nạ khắc lỗ thường lệch một chút so với lớp bên dưới. Nếu lỗ lệch quá thì kim loại chạm vào cổng, gọi là lệch chạm cổng. Nguồn hoặc máng khi đó bị nối nhầm với cổng nên transistor hỏng.

Sai lệch chồng lớp của mặt nạ quang khắc là sai số nhỏ nhưng thường có. Bước cổng (pitch) là khoảng cách từ tâm cổng này tới tâm cổng liền kề, gồm cả bề rộng cổng. Hình là mặt cắt dọc theo chiều dòng; lớp vách vẽ dày hơn thật.

Lỗ tiếp xúc tự căn nhờ nắp ni tờ rai phủ trên cổng, nên lỗ lệch nhỏ vẫn không chạm cổng

Nắp nitride trên cổng chặn chất khắc ô xít; lỗ tự dừng ở nắp và vách; cổng xếp sát hơn.

Self-aligned contact (SAC, lỗ tiếp xúc tự căn) có lỗ căn theo chính cổng nhờ nắp nitride phủ trên đỉnh cổng.

Xem lời đọc

Cách chữa là phủ lên đỉnh mỗi cổng một nắp ni tờ rai. Ni tờ rai là hợp chất của silicon và ni tơ, thường cũng làm vách cách bên. Khắc chọn lọc lấy ô xít đi mà gần như giữ nguyên ni tờ rai. Vì vậy lỗ lệch nhỏ sang cổng thì nắp vẫn che cổng. Lỗ dừng ở nắp và vách nên kim loại không chạm cổng. Lỗ căn theo chính cổng nên gọi là lỗ tiếp xúc tự căn, viết tắt là SAC. Cổng ít phải chừa chỗ cho sai lệch nên xếp sát nhau hơn. Một ví dụ là Intel, dùng nó ở thế hệ hai mươi hai na nô mét.

Nitride là Si₃N₄, thường cùng vật liệu với vách cách bên. Khi chế tạo, kim loại cổng được khắc lõm, hốc lấp nitride làm nắp, rồi phủ ô xít. Tiếp xúc tự căn đã được dùng từ lâu trong chip nhớ và chip logic; Intel chỉ là một ví dụ, ở thế hệ 22 nm (tên thế hệ thương mại, không phải kích thước thật).

COAG đặt lỗ cổng ngay trên cổng thuộc vùng hoạt động, nên ô mạch nhỏ lại

Lỗ cổng trước đặt ngoài vùng hoạt động, tốn chỗ; lỗ cổng khắc xuyên nắp nitride nên đặt được ngay trên cổng.

COAG (contact over active gate, lỗ tiếp xúc trên phần cổng nằm trong vùng hoạt động) đặt lỗ cổng ngay trên vùng hoạt động.

Xem lời đọc

Ô mạch là nhóm vài transistor làm một chức năng logic. Cổng cũng cần một lỗ tiếp xúc, gọi tắt là lỗ cổng. Vùng hoạt động là phần silicon chứa nguồn, kênh và máng. Trước đây lỗ cổng đặt ngoài vùng hoạt động, trên ô xít cách ly. Vì lỗ nằm ngoài, cổng phải kéo dài thêm nên ô mạch lớn hơn. Lỗ cổng khắc xuyên qua nắp ni tờ rai, xuống tới kim loại cổng. Nắp còn lại ở hai bên giữ lỗ cổng cách lỗ nguồn và lỗ máng bên cạnh. Nhờ vậy lỗ cổng đặt ngay trên cổng, trong vùng hoạt động, nên ô mạch nhỏ lại. Cách này gọi là COAG.

Hình là mặt cắt dọc theo thân cổng (theo bề rộng cổng), qua vùng hoạt động và ô xít cách ly; lỗ nguồn và lỗ máng nằm ngoài mặt cắt, vẽ mờ phía sau. COAG cần nắp nitride và bước khắc thêm. Theo Intel, COAG có từ thế hệ 10 nm (nguồn thứ cấp). Hãng nêu mức tiết kiệm diện tích ô mạch nhưng bài này không dùng số đó.

Lỗ tiếp xúc nhỏ làm điện trở trụ kim loại lớn, và cobalt cần lớp lót mỏng hơn tungsten nên điện trở trụ có thể nhỏ hơn

Lỗ hẹp thì lớp lót chiếm nhiều tiết diện của tungsten; cobalt vẫn cần lớp lót nhưng mỏng hơn, chừa nhiều chỗ cho kim loại dẫn.

Liner (lớp lót) là lớp mỏng lót thành lỗ trước khi lấp kim loại.

Xem lời đọc

Lỗ tiếp xúc nhỏ đi thì trụ kim loại lấp trong lỗ cũng mảnh đi. Tiết diện, là diện tích mặt cắt ngang của trụ, nhỏ đi thì điện trở lớn lên. Điện trở lớn làm dòng qua trụ nhỏ đi và tốn thêm điện. Tăng xờ ten cần lớp lót ở thành lỗ để bám vào ô xít. Lớp lót có điện trở lớn hơn, và lỗ càng hẹp thì nó chiếm tiết diện càng lớn. Cô ban vẫn cần lớp lót nhưng mỏng hơn, nên còn nhiều chỗ cho kim loại dẫn điện. Dùng cô ban ở lỗ rất nhỏ thì điện trở trụ có thể nhỏ hơn.

Điện trở của dây dẫn tỉ lệ nghịch với tiết diện. TiN là lớp lót thường dùng với tungsten. GlobalFoundries và IBM nghiên cứu cobalt vì cần lớp lót mỏng hơn (hãng công bố); một số công nghệ đã dùng cobalt ở lỗ rất nhỏ. Điện trở tiếp xúc còn gồm điện trở mặt tiếp giáp với silicon; bài này chỉ xét trụ. Lớp lót vẽ dày hơn thật.

Dây mảnh và sát nhau làm cả điện trở lẫn điện dung lớn lên, nên trễ RC của dây cùng chiều dài lớn

Trễ RC bằng điện trở nhân điện dung; mảnh đi và sát nhau thì cả hai lớn lên; transistor nhanh hơn còn dây dài chậm hơn.

RC delay (trễ RC) là tích của điện trở dây và điện dung giữa các dây.

Xem lời đọc

Mỗi dây có điện trở, và hai dây gần nhau có điện dung giữa chúng. Tích của điện trở và điện dung gọi là trễ RC. Trễ RC càng lớn thì tín hiệu tới nơi càng chậm. Dây cùng chiều dài mà mảnh đi thì tiết diện nhỏ, nên điện trở lớn lên. Hai dây sát nhau thì điện dung giữa chúng lớn lên. Transistor nhỏ đi thì trễ của chính nó nhỏ đi, còn trễ RC của dây dài lớn lên.

Điện dung giữa hai dây lớn khi thành dây đối diện rộng và khe hẹp. Dây cục bộ ngắn lại theo tỉ lệ nên trễ RC của chúng không nhất thiết tăng; dây dài mới tăng rõ.

Đồng thay nhôm vì điện trở suất của đồng cỡ hai phần ba nhôm, nhưng đồng chỉ làm được bằng damascene

Điện trở suất của đồng nhỏ hơn nhôm; đồng khó khắc nên khắc rãnh trước, lót rào chắn, lấp đồng sau.

Damascene: khắc rãnh trong lớp cách điện trước, lấp đồng vào sau.

Xem lời đọc

Dây trong chip lâu nay làm bằng nhôm. Điện trở suất đo mức cản dòng của vật liệu, và của đồng chỉ cỡ hai phần ba nhôm. Cách cũ là phủ kim loại rồi khắc bỏ phần thừa, nhưng đồng rất khó khắc. Người ta khắc rãnh trong lớp cách điện trước, rồi lấp đồng vào. Rãnh được lót rào chắn mỏng để đồng không khuếch tán vào ô xít. Cách làm đó gọi là đa ma xin. Tháng chín năm một nghìn chín trăm chín mươi bảy, IBM công bố công nghệ dây đồng. Dây đồng làm giảm điện trở dây, nhưng điện dung giữa dây vẫn còn.

Điện trở suất khối của nhôm cỡ 2,7 và của đồng cỡ 1,7 micro ôm xen ti mét. Dây rất mảnh thì rào chắn Ta/TaN (tantalum và tantalum nitride), lớp không dẫn điện tốt lót trong rãnh, chiếm thêm chỗ nên chênh lệch nhỏ hơn. IBM công bố CMOS 7S ngày 22/9/1997; chip giao hàng đầu năm 1998. Rào chắn vẽ dày hơn thật.

Vật liệu lô ca và khe khí làm điện dung giữa các dây nhỏ đi vì hằng số điện môi nhỏ hơn ô xít

Dây giữ nguyên hình dạng thì điện dung tỉ lệ thuận với hằng số điện môi của vật liệu giữa chúng; lô ca, rồi khe khí, làm hằng số này nhỏ đi.

Low-k (lô ca) là điện môi có hằng số điện môi nhỏ hơn ô xít. Air gap (khe khí) là khoảng trống chứa khí giữa hai dây.

Xem lời đọc

Dây giữ nguyên hình dạng thì điện dung giữa chúng tỉ lệ thuận với hằng số điện môi. Vật liệu lô ca có hằng số điện môi nhỏ hơn ô xít silicon. Intel công bố dùng loại này ở thế hệ chín mươi na nô mét. Đó là tháng tám năm hai nghìn không trăm linh hai. Khe khí là khoảng trống chứa khí giữa hai dây, hằng số điện môi gần bằng một. Khe khí chỉ chiếm một phần khoảng giữa hai dây, ở vài tầng dây. Điện dung giữa dây vì thế nhỏ hơn so với chỉ dùng ô xít. Intel công bố khe khí ở thế hệ mười bốn na nô mét.

Low-k của Intel ở 90 nm là ô xít pha carbon (CDO); Intel công bố giảm điện dung dây 18 % so với SiOF (ô xít pha flo) của thế hệ 130 nm. Khe khí Intel dùng ở vài tầng dây (M4 và M6 theo bài IEDM 2014), nằm trong lô ca và có lớp phủ, vì mỗi tầng cần thêm một mặt nạ; bài ghi lợi ích RC tối đa 17 %.

Giới hạn về tốc độ đã chuyển từ transistor sang dây, và dây cấp điện cùng dây tín hiệu thiếu chỗ là vấn đề mới

SAC, COAG, đồng, lô ca, khe khí cải thiện ô mạch và trễ dây; nhưng hai loại dây chia nhau các tầng dây, và điện áp giảm trên dây cấp điện làm transistor xa chạy chậm.

Power rail (dây cấp điện) là dây đưa điện áp cấp tới từng transistor.

Xem lời đọc

SAC và COAG làm ô mạch nhỏ, còn đồng, lô ca, khe khí làm trễ dây nhỏ. Giới hạn về tốc độ của chip dịch dần từ transistor sang dây. Dây cấp điện đưa điện áp cấp tới từng transistor. Dây tín hiệu truyền tín hiệu giữa các transistor. Hai loại dây phải chia nhau các tầng dây nên chỗ ngày càng thiếu. Dây cấp điện ở tầng dưới mảnh nên điện trở lớn, điện áp giảm dần dọc dây. Transistor ở xa nơi cấp điện nhận điện áp nhỏ hơn nên chạy chậm hơn. Thiếu chỗ và điện áp giảm trên dây cấp điện ngày càng nặng thêm, thành vấn đề mới.

Điện áp giảm trên dây cấp điện bằng dòng nhân điện trở dây; hiện tượng này có từ lâu, chỉ ngày càng nặng khi dây mảnh đi. Theo khóa 3, các tầng trên dày và rộng, tầng dưới mảnh; dây cấp điện sát transistor ở tầng dưới nên chịu điện trở lớn nhất.

Số liệu