High-k/Metal Gate: lớp cách điện dày hơn và cổng kim loại để cổng điều khiển tốt mà bớt rò

Oxit cổng càng mỏng thì điện dung cổng càng lớn, nhưng electron xuyên hầm làm cổng rò và tốn điện

Điều khiển kênh tốt cần điện dung lớn nên cần oxit mỏng, nhưng mỏng quá thì electron lọt qua, rò và tốn điện khi tắt.

Cổng, oxit và kênh làm thành một tụ; capacitance (điện dung) càng lớn thì cổng điều khiển kênh càng tốt. Oxit mỏng làm điện dung lớn, nhưng electron xuyên hầm qua nó.

Xem lời đọc

Cổng, ô xít cổng và kênh làm thành một tụ điện. Điện dung là khả năng chứa điện tích của tụ ở mỗi vôn đặt vào. Điện dung lớn thì cổng kéo được nhiều điện tích vào kênh, tức điều khiển kênh tốt hơn. Điện dung tỉ lệ nghịch với độ dày ô xít, nên ô xít mỏng thì điện dung lớn. Qua nhiều thế hệ, ô xít đã mỏng đến vài lớp nguyên tử. Ô xít mỏng đến vậy thì electron xuyên hầm, tức lọt qua dù không đủ năng lượng để vượt. Dòng rò qua cổng tăng rất nhanh khi ô xít mỏng thêm, làm transistor tốn điện cả khi đang tắt.

Điện dung của tụ phẳng tỉ lệ nghịch với độ dày lớp cách điện (kiến thức tụ MOS của khóa 1). Xuyên hầm đã dạy ở bài 4; dòng rò tăng rất nhanh khi oxit mỏng đi. Dòng rò cổng chạy cả khi transistor tắt nên tốn điện và sinh nhiệt. Hình định tính, không số; lớp oxit vẽ dày hơn thật, số lớp nguyên tử chỉ minh họa.

Hằng số điện môi lớn cho phép lớp cách điện dày hơn mà điện dung cổng vẫn lớn như cũ

High-k là vật liệu có hằng số điện môi lớn; ô xít hafni dày hơn nhiều mà điện dung vẫn bằng ô xít silicon mỏng.

Dielectric constant (hằng số điện môi) cho biết vật liệu chứa được điện tích nhiều hay ít ở cùng độ dày; vật liệu có hằng số lớn gọi là high-k. Hafnium oxide (ô xít hafni, HfO₂) là một high-k.

Xem lời đọc

Điện dung tụ cổng còn phụ thuộc vào hằng số điện môi của lớp cách điện. Hằng số điện môi cho biết vật liệu chứa được điện tích nhiều hay ít, ở cùng độ dày. Điện dung tỉ lệ thuận với hằng số điện môi và tỉ lệ nghịch với độ dày. Vật liệu có hằng số điện môi lớn gọi là hai ca. Ha phơ ni ô xít là hai ca, hằng số điện môi lớn cỡ năm lần ô xít silicon. Vì vậy lớp ha phơ ni ô xít dày hơn nhiều mà điện dung vẫn bằng ô xít mỏng. Lớp dày hơn thì electron khó xuyên hầm hơn, nên dòng rò cổng giảm.

Điện dung tỉ lệ thuận với hằng số điện môi k và tỉ lệ nghịch với độ dày. SiO₂ có k = 3,9; HfO₂ khoảng 20 đến 25 (giáo trình Hu), nên lớn cỡ năm lần trở lên. Hình thanh k vẽ đúng tỉ lệ 1 : 5, định tính, không ghi số k. Dấu điện tích chỉ vẽ trên bản tụ, không vẽ trong lớp cách điện.

EOT cho biết lớp high-k cho điện dung bằng một lớp ô xít silicon mỏng bao nhiêu

EOT là độ dày ô xít silicon cho cùng điện dung; Intel công bố cổng high-k của họ có EOT 1,0 nm.

EOT (equivalent oxide thickness, độ dày ô xít tương đương) là độ dày lớp SiO₂ có cùng điện dung với lớp high-k. Intel công bố EOT 1,0 nm cho cổng high-k (IEDM 2007).

Xem lời đọc

Lớp hai ca dày vẫn cho điện dung bằng một lớp ô xít silicon rất mỏng. Độ dày của lớp ô xít silicon cho cùng điện dung gọi là độ dày ô xít tương đương. Tên viết tắt là i ô ti. Hằng số điện môi lớn nên độ dày tương đương nhỏ hơn nhiều độ dày thật. Lớp hai ca dày thật nên electron khó xuyên hầm hơn lớp ô xít silicon có cùng điện dung. Intel công bố cổng hai ca của họ có i ô ti một phẩy không na nô mét. Số này do hãng tự công bố trong bài báo tại hội nghị năm hai nghìn linh bảy.

EOT bằng độ dày thật nhân 3,9 rồi chia cho hằng số k; ví dụ 3 nm HfO₂ với k = 20 cho EOT cỡ 0,6 nm (minh họa, không phải số của Intel). Thực tế còn một lớp SiO₂ mỏng ở đáy nên EOT thật lớn hơn. Số 1,0 nm lấy từ tóm tắt bài báo của Mistry và cộng sự tại IEDM 2007 (tra web 26/10/2026); đây là số do hãng công bố, không so với 1,2 nm của bài 4 vì khác thế hệ và khác cách định nghĩa độ dày. Hình không theo tỉ lệ.

Khi oxit mỏng cỡ nanomet, cổng polysilicon bị nghèo hạt tải sát oxit, nên điện dung cổng nhỏ đi

Polysilicon là bán dẫn nên ít hạt tải; sát oxit hình thành vùng nghèo nối tiếp, làm điện dung nhỏ đi; EOT càng nhỏ, phần này càng đáng kể. Hiện tượng có cả với SiO₂, không do high-k gây ra.

Poly depletion (nghèo hạt tải ở cổng poly) là vùng nghèo hình thành ngay trong cổng polysilicon (poly-Si), sát oxit. Vùng này nối tiếp với oxit nên điện dung cổng nhỏ đi; cổng kim loại gần như không bị như vậy.

Xem lời đọc

Cổng polysilicon là bán dẫn, có ít hạt tải hơn kim loại. Khi cổng nMOS được cấp điện áp bật, hạt tải bị đẩy khỏi chỗ sát ô xít. Chỗ đó thành vùng nghèo, một lớp không có hạt tải để dẫn điện. Vùng nghèo này nối tiếp với ô xít, nên như có thêm một lớp cách điện. Điện dung vì vậy nhỏ đi, cổng kéo được ít điện tích vào kênh hơn. Hiện tượng này có cả với ô xít silicon, không do hai ca gây ra. Độ dày tương đương càng nhỏ thì phần thêm này càng đáng kể. Kim loại có rất nhiều hạt tải, nên cổng kim loại gần như không bị nghèo.

Hình là nMOS: cổng n⁺ ở trạng thái bật, electron của cổng bị đẩy khỏi mặt oxit. Poly depletion xảy ra cả với SiO₂ và độc lập với ghim mức Fermi (hiện tượng riêng của poly trên HfO₂); phần dày thêm cỡ vài phần mười nanomet (nhiều tài liệu) nên chỉ đáng kể khi EOT cỡ nanomet. Vùng nghèo là khái niệm khóa 1 và bài 3. Hình định tính, không số; oxit và vùng nghèo vẽ dày hơn thật; số electron dưới oxit chỉ để so sánh.

Poly trên hafni oxit bị ghim mức Fermi nên ngưỡng lệch; cổng kim loại có công thoát chọn được nên chỉnh ngưỡng cho nMOS và pMOS

Công thoát của cổng quyết định ngưỡng; poly trên high-k bị ghim, kim loại chọn được công thoát nhỏ cho nMOS và lớn cho pMOS.

Work function (công thoát) là năng lượng đưa một electron từ mức Fermi ra chân không; poly trên high-k bị Fermi-level pinning (ghim mức Fermi). Metal gate (cổng kim loại) cho chọn công thoát nên chỉnh được điện áp ngưỡng.

Xem lời đọc

Công thoát là năng lượng để đưa một electron từ mức Fermi ra chân không. Công thoát khác thì cần điện áp cổng khác để kéo electron vào kênh, nên ngưỡng đổi theo. Với polysilicon trên ha phơ ni ô xít, công thoát bị kẹt gần một giá trị. Hiện tượng này gọi là ghim mức Fermi và khó sửa bằng pha tạp cổng. Ngưỡng lệch làm transistor bật sai điện áp thiết kế, nhất là ở pMOS. Cổng kim loại cho ta chọn công thoát, nMOS cần nhỏ, gần mép dải dẫn của silicon. pMOS cần công thoát lớn, gần mép dải hóa trị, nên hai transistor dùng hai kim loại khác nhau.

Công thoát là hiệu năng lượng từ mức Fermi của vật liệu tới mức chân không. Công thoát nhỏ hợp nMOS vì gần mép dải dẫn của silicon, lớn hợp pMOS vì gần mép dải hóa trị (kiến thức chuẩn, hình không có số eV). Ghim mức Fermi ở mặt tiếp giáp poly/HfO₂ liên quan liên kết Hf–Si và lỗ trống oxy (Hobbs và cộng sự, IEEE TED 2004; sáng chế); ngưỡng pMOS lệch lớn nhất. Hiện tượng này riêng của poly trên high-k, độc lập với poly depletion ở cảnh 4. Cơ chế còn tranh luận nên lời chỉ nói kết quả. Kim loại cũng có thể bị ghim một phần nên phải chọn kim loại phù hợp; nguồn thứ cấp (EDN) cho biết Intel dùng TiN cho pMOS và TiAlN cho nMOS. Hình thang công thoát vẽ định tính, không số.

Cổng kim loại làm sau cùng để bước ủ nhiệt không làm hỏng nó

Làm cổng sau là chịu ủ nhiệt bằng cổng giả polysilicon rồi thay bằng kim loại.

Gate-first (làm cổng trước) đặt cổng kim loại trước bước ủ nhiệt nguồn máng; gate-last (làm cổng sau) dùng cổng giả polysilicon chịu ủ nhiệt rồi thay bằng kim loại. Intel 45 nm là gate-last.

Xem lời đọc

Nguồn và máng cần ủ nhiệt kích hoạt ở nhiệt độ rất cao, cỡ một nghìn độ xê. Nếu làm cổng kim loại trước bước ủ nhiệt thì nó phải chịu nhiệt độ đó. Cách này gọi là làm cổng trước. Nhiệt độ cao có thể làm công thoát lệch và lớp ô xít dày thêm. Cách thứ hai là làm cổng giả bằng polysilicon trước, chịu ủ nhiệt thay cho cổng thật. Sau bước ủ nhiệt, ta khắc bỏ cổng giả và đổ kim loại vào chỗ đó. Cách này gọi là làm cổng sau, nên kim loại tránh được ủ nhiệt ở nhiệt độ cao.

Ủ nhiệt cỡ 1000 °C làm công thoát lệch và ô xít dày thêm (khóa 3). Theo RealWorldTech, Intel 45 nm dùng gate-last (thay cổng); theo EDN, high-k làm trước, kim loại làm sau. Lời chỉ nói kim loại làm sau cùng; lớp high-k mỏng vẽ dưới cả hai kiểu cổng, không đổi. Một số hãng khác chọn gate-first, nguồn không nói rõ nên bài không nêu. Màu cam trên hình là nhiệt; kim loại ngả cam là công thoát đã lệch.

High-k và cổng kim loại làm sau giúp Intel giảm rò cổng, chỉnh được ngưỡng, giữ điện dung cổng lớn

Cải thiện là rò cổng giảm hơn mười lần (hãng công bố), ngưỡng chỉnh được cho từng loại, điện dung cổng ít bị nhỏ đi.

Intel công bố rò qua cổng giảm hơn 10 lần so với SiO₂ thế hệ trước. Cổng kim loại cho chỉnh ngưỡng riêng nMOS, pMOS và ít bị nghèo hạt tải.

Xem lời đọc

Cải thiện thứ nhất là dòng rò qua cổng giảm nhiều. Intel công bố dòng rò này giảm hơn mười lần so với ô xít silicon của thế hệ trước. Số này do hãng tự công bố khi giới thiệu công nghệ. Cải thiện thứ hai là điện áp ngưỡng chỉnh được riêng cho nMOS và pMOS bằng cách chọn kim loại. Cải thiện thứ ba là cổng kim loại ít bị vùng nghèo, nên điện dung ít bị nhỏ đi. Intel đưa hai ca và cổng kim loại vào sản xuất hàng loạt năm hai nghìn linh bảy. Vậy cổng điều khiển kênh tốt, lại rò ít, mà không cần ô xít mỏng thêm.

Theo thông cáo của Intel (tháng 1 năm 2007), rò cổng giảm hơn 10 lần so với SiO₂ ở 65 nm; cùng thông cáo còn nói dòng điều khiển tăng hơn 20 % hoặc rò nguồn–máng giảm hơn 5 lần, nhưng lời chỉ nêu số rò cổng. Sản phẩm đầu tiên là bộ xử lý Penryn (cuối năm 2007; lời chỉ nói năm). Hình cột so rò vẽ tỉ lệ dưới 1/10, định tính, không số trên trục. Số này không cộng với 24 % của bài 4.

Cổng phẳng chỉ chạm một mặt, nên đoạn giữa nguồn và máng càng ngắn thì phần đế sâu càng khó giữ

High-k và cổng kim loại không đổi hình cổng: đoạn giữa nguồn và máng ngắn thêm thì phần đế sâu, ở xa cổng, vẫn rò.

Hai ca và cổng kim loại cải thiện vật liệu cổng, không đổi hình dạng của nó. Cổng phẳng chỉ chạm một mặt, nên phần đế sâu ở xa cổng khó giữ.

Xem lời đọc

Hai ca và cổng kim loại cải thiện cổng mà ô xít không phải mỏng thêm. Nhưng hình dạng cổng vẫn như cũ, cổng chỉ chạm một mặt. Phần đế sâu nằm xa cổng, nên cổng khó điều khiển phần này. Dòng xuyên thấu là dòng chạy từ nguồn sang máng qua phần đế sâu. Đoạn giữa nguồn và máng càng ngắn thì vùng nghèo của nguồn và máng càng dễ chạm nhau. Cổng chỉ ở một mặt khó chặn được dòng này khi đoạn giữa nguồn và máng ngắn thêm. Vậy vấn đề mới là cổng phải giữ được phần đế sâu khi đoạn giữa nguồn và máng ngắn đi.

Giảm EOT còn giúp kiểm soát đoạn nguồn–máng ngắn chút ít, nhưng giới hạn hình học là cổng chỉ chạm một mặt. Hình vẽ trạng thái tắt: V_G = 0 V nên không có kênh, chỉ có vùng nghèo; V_D = 1,80 V là số mô phỏng DEVSIM của khóa 1, dùng chung với bài 3. Kim ampe kế chỉ minh họa dòng rò tăng, không có số. Hình phụ vẽ định tính, không theo tỉ lệ. Xuyên thấu đã dạy ở bài 3, lời định nghĩa lại một câu.
Số liệu