Từ cổng đến chip: ô chuẩn và layout

Chip có hàng tỷ cổng logic, nhưng cùng một kiểu cổng lặp lại ở rất nhiều chỗ

Vẽ tay từng cổng khó mà xong; nhìn gần thì cổng đảo và NAND lặp lại, nên vẽ một lần dùng lại.

Chip có hàng tỷ cổng logic, mỗi cổng vài transistor. Cùng một kiểu cổng lặp lại, nên chỉ cần vẽ một lần.

Xem lời đọc

Chip có hàng tỷ cổng logic, mỗi cổng vài transistor. Vậy ta thiết kế chip đó bằng cách nào? Vẽ tay từng cổng, từng transistor, từng dây thì khó mà xong. Nhưng trong chip, cùng một kiểu cổng xuất hiện rất nhiều lần. Cổng đảo và cổng NAND nằm lặp lại ở rất nhiều chỗ. Nếu vẽ đúng một lần rồi dùng lại thì công việc nhẹ đi nhiều. Ý tưởng ấy dẫn tới một khối dựng sẵn.

"Hàng tỷ cổng logic, mỗi cổng vài transistor" là bậc độ lớn của chip hiện nay, thống nhất cách nói với bài trước, không nêu số hãng. Hình chip chỉ minh họa, không đúng tỉ lệ. Phần logic dùng ô chuẩn; SRAM, mạch tương tự và chân ra thường vẽ riêng.

Ô chuẩn là một cổng vẽ sẵn, cùng chiều cao với các ô khác, nên xếp được thành hàng

Mỗi cổng thành một khối chữ nhật vẽ sẵn; mọi ô cùng chiều cao, khác bề rộng; bộ ô là thư viện; xếp thành hàng.

Standard cell (ô chuẩn) là một cổng logic vẽ sẵn. Mọi ô trong thư viện có cùng chiều cao nên xếp được thành hàng.

Xem lời đọc

Ô chuẩn là một cổng logic đã vẽ sẵn thành một khối chữ nhật. Cổng đảo là một ô, cổng NAND là một ô khác. Mọi ô trong cùng một bộ có chiều cao giống nhau, thường khác bề rộng. Bộ ô vẽ sẵn như vậy gọi là thư viện ô chuẩn. Nhờ chiều cao giống nhau, các ô xếp được thành hàng ngay ngắn. Hàng này đầy rồi thì xếp sang hàng kế. Mỗi ô chỉ cần thiết kế một lần, rồi dùng lại nhiều lần.

Hình minh họa dạng khối, kích thước vẽ là ví dụ, không theo số thật. Thư viện thật có cùng một cổng ở nhiều cỡ dòng điện; hình chỉ vẽ vài ô. Chữ "ô" ở đây là khối cổng vẽ sẵn, khác "ô" ở bài FEOL (vùng silicon của một transistor) và khác "ô bit" của bộ nhớ (bài 7); trên hình chỉ dùng "ô chuẩn", "hàng ô", không dùng "ô" trần cho hai nghĩa kia.

Mọi ô trong một hàng cùng dùng chung hai đường chạy suốt hàng, một mang điện áp cấp và một là đất

Thay vì mỗi ô kéo dây riêng, hai đường V_DD và GND chạy suốt hàng; đặt hai ô sát nhau thì đường nối liền.

Power rail (đường cấp điện chung) gồm đường V_DD và đường đất chạy suốt hàng; mọi ô trong hàng cùng nối vào.

Xem lời đọc

Mỗi ô cần dây cấp điện ở một đầu và dây đất ở đầu kia. Nếu mỗi ô kéo dây riêng thì hàng ô sẽ rối và tốn chỗ. Vì thế mọi ô trong hàng cùng nằm giữa hai đường chạy suốt hàng. Một đường mang điện áp cấp, nối vào mọi ô trong hàng. Đường còn lại là đất, cũng nối vào mọi ô. Hai đường ấy ta gọi là đường cấp điện chung. Đặt hai ô sát nhau thì hai đường cấp điện chung của chúng nối liền nhau.

GND là đất (ground), V_DD là điện áp cấp. Khi hai hàng liền nhau, hàng này thường lật ngược so với hàng kia để hai hàng dùng chung một đường, tiết kiệm chỗ. Tên "đường cấp điện chung" dùng thay "đường nguồn chung" vì "nguồn" ở đây dễ nhầm với nguồn của transistor. "Dây" là nối riêng của một ô; "đường" là thanh chung cả hàng. Hạt chạy chỉ minh họa mức một trên đường V_DD và chạm chân V_DD của ô; không chảy qua ô xuống đất, vì cổng CMOS ở trạng thái tĩnh hầu như không lấy dòng (bài 2, 8).

Cổng đảo trên silicon là một nMOS và một pMOS, mỗi cái có thanh poly-Si làm cổng, nối với nhau bằng kim loại

Mặt cắt cổng đảo: hai transistor cạnh nhau, hai thanh poly (cổng) nối nhau ngoài mặt phẳng, kim loại qua trụ tiếp xúc nối hai vùng sát nhau thành dây chung, vùng còn lại nối đường điện áp cấp và đường đất.

Cổng đảo vẽ bằng các lớp vật liệu thật: nMOS và pMOS cạnh nhau, mỗi cái một thanh poly-Si làm cổng, kim loại nối.

Xem lời đọc

Muốn có ô chuẩn đầu tiên, ta bắt đầu từ cổng đảo đã học. Hình cắt ngang cho thấy một nMOS và một pMOS đặt cạnh nhau. nMOS có hai vùng pha tạp nhiều, thừa electron. pMOS cũng có hai vùng, nhưng thừa lỗ trống. Mỗi transistor có một thanh cổng, vẽ ở lớp polysilicon. Hai thanh polysilicon nối với nhau ở ngoài hình cắt. Kim loại nối hai vùng sát nhau của hai transistor thành một dây. Vùng còn lại của pMOS nối vào đường điện áp cấp, của nMOS nối vào đường đất. Ghép lại, đây chính là cổng đảo, nhưng vẽ bằng các lớp vật liệu thật.

Mặt cắt chỉ cấu trúc, không pin, không vẽ kênh (kênh phụ thuộc điện áp). nMOS nằm trên đế loại p, pMOS trong giếng loại n (vẽ giếng, không nhãn). SiO₂ dưới cổng vẽ dày hơn thật. Hai thanh poly nối ngoài mặt phẳng hình cắt thành đầu vào chung; dây kim loại nối hai vùng sát nhau là đầu ra. Bỏ qua tiếp xúc đế/giếng và tiếp xúc poly cho gọn. Hình vẽ transistor phẳng, cổng poly; ở chip tiên tiến thanh poly chỉ là cổng giả rồi thay bằng kim loại (bài FEOL), nhưng lớp vẫn gọi là poly trong layout. Bản vẽ mạch ở cuối chỉ ánh xạ ký hiệu với mặt cắt nên không pin, không hạt.

Layout là hình các lớp của cổng đảo nhìn từ đỉnh xuống, mỗi lớp là các hình chữ nhật

Xoay mặt cắt để nhìn từ đỉnh, xếp pMOS ngay trên nMOS để hai thanh poly nối thành MỘT thanh; vùng pha tạp, poly-Si, tiếp xúc, kim loại thành các hình chữ nhật xếp chồng; poly cắt vùng pha tạp chính là cổng.

Layout (bản vẽ lớp) là hình nhìn từ đỉnh xuống của các lớp; thanh poly-Si (cổng) cắt qua vùng pha tạp tạo thành cổng của transistor.

Xem lời đọc

Ta xoay hình cắt để nhìn từ đỉnh xuống, xếp pMOS ngay trên nMOS. Mỗi lớp lúc này hiện thành một hình chữ nhật. Bản vẽ gồm các lớp xếp chồng như vậy gọi là layout. Thanh polysilicon cắt ngang vùng pha tạp của nMOS, và cả của pMOS. Chỗ cắt nhau chính là cổng của transistor. Lớp tiếp xúc dẫn từ vùng pha tạp lên kim loại. Kim loại nối các vùng thành đúng cổng đảo đã học. Vậy một cổng đảo có hình thật, gồm vài hình chữ nhật xếp chồng.

Layout thật xếp nMOS và pMOS chồng dọc theo một thanh poly dùng chung, nên hình c4 (hai transistor cạnh nhau) được trượt pMOS lên cho thẳng hàng. Bỏ qua tiếp xúc đế/giếng và tiếp xúc poly cho gọn. Layout NAND: hai nMOS nối tiếp dùng chung một dải n⁺ với hai thanh poly song song, hai pMOS song song cùng dải p⁺, ra nối bằng kim loại. Layout thật còn thêm lớp giếng và nhiều lớp kim loại; hình chỉ vẽ năm lớp chính. Màu lớp như mặt cắt.

Phần mềm EDA đọc bản mô tả mạch, tự đặt các ô vào hàng rồi nối dây giữa chúng

Người thiết kế chỉ mô tả mạch cần cổng nào, nối thế nào; EDA đặt ô và nối dây.

EDA (electronic design automation, tự động hóa thiết kế điện tử) là phần mềm hỗ trợ thiết kế, trong đó có đặt ô vào hàng và nối dây theo bản mô tả mạch.

Xem lời đọc

Có thư viện ô chuẩn, ta chỉ cần mô tả mạch cần những cổng nào. Cổng nào nối với cổng nào cũng được ghi trong bản mô tả. Phần mềm hỗ trợ thiết kế, gọi là EDA, đọc bản mô tả rồi làm thay ta. Trước hết nó đặt từng ô vào các hàng, sao cho gần nhau khi cần nối. Việc này gọi là đặt ô. Sau đó nó vẽ dây kim loại nối các ô theo bản mô tả. Việc này gọi là nối dây. Nhờ vậy người thiết kế đỡ phải vẽ tay từng ô, từng dây.

Bản mô tả thường là danh sách các cổng và chỗ nối, gọi là netlist. Đặt ô tiếng Anh là placement, nối dây là routing; EDA còn gồm nhiều công cụ khác (mô phỏng, kiểm quy tắc, đối chiếu mạch ở c8 và hiệu chỉnh OPC ở c7 cũng chạy bằng phần mềm EDA). Dây thật chia nhiều lớp kim loại; hình chỉ minh họa một lớp.

Mặt nạ làm từ layout, nhưng hình trên mặt nạ đã được hiệu chỉnh quang học nên không y hệt layout

Hình nhỏ bị ánh sáng nhiễu xạ làm bo góc; mặt nạ thêm mấu ở góc để bù (OPC); layout là bản vẽ gốc, mặt nạ là bản đã chỉnh.

OPC (optical proximity correction, hiệu chỉnh quang học) sửa hình trên mặt nạ để hình in ra gần layout hơn.

Xem lời đọc

Từ layout, nhà máy làm ra mặt nạ, tấm mang hình để in lên wafer. Mỗi lớp của layout cần ít nhất một mặt nạ riêng. Khi hình rất nhỏ, ánh sáng bị nhiễu xạ nên góc vuông in ra bị bo tròn. Vì vậy hình trên mặt nạ được sửa trước, ví dụ thêm mấu ở góc. Việc sửa này gọi là hiệu chỉnh quang học, hay OPC. Nhờ sửa trước, hình in ra trên wafer gần giống layout hơn. Vậy layout là bản vẽ gốc, còn mặt nạ là bản đã chỉnh nên không y hệt.

Mấu nhỏ ở góc (serif) chỉ là một ví dụ; còn nhiều kỹ thuật hiệu chỉnh khác, tính bằng thuật toán. Tùy lớp, hình in ra bo góc, đầu thanh ngắn lại hoặc nhòe; mặt nạ đã chỉnh vẫn được kiểm riêng. Hình minh họa phóng đại. Lớp khó phải chia nhiều mặt nạ (đa tạo mẫu, khóa 3), nên "ít nhất một mặt nạ" cho mỗi lớp.

Trước khi chế tạo, layout được kiểm bằng mô phỏng, kiểm quy tắc vẽ và đối chiếu với bản mô tả mạch

Ba cách kiểm chính (không phải tất cả): dạng sóng từ mô phỏng mạch rút từ layout, quy tắc vẽ của nhà máy, đối chiếu mạch rút ra từ hình với bản mô tả; qua các kiểm này thì làm mặt nạ; từ transistor ta đã đi tới chip.

Ba cách kiểm chính trước khi chế tạo: mô phỏng ra dạng sóng, kiểm quy tắc vẽ, đối chiếu mạch với bản mô tả.

Xem lời đọc

Làm mặt nạ xong mới thấy lỗi thì sửa rất tốn kém. Nên trước khi chế tạo, layout được kiểm bằng ba cách chính. Thứ nhất, mô phỏng mạch lấy từ layout, kể cả điện dung của dây, cho ra dạng sóng. Thứ hai, kiểm quy tắc vẽ, so hình với giới hạn của nhà máy. Thứ ba, đối chiếu mạch, tức đọc ngược mạch từ hình rồi so với bản mô tả. Qua ba cách kiểm này, layout mới được gửi đi làm mặt nạ. Nhờ vậy, từ transistor ta đã đi tới cả chip.

Kiểm quy tắc vẽ (design rule check) so hình với giới hạn kích thước và khoảng cách của nhà máy; đối chiếu mạch (layout versus schematic) rút mạch từ hình rồi so với bản mô tả; bài không dạy các luật cụ thể. Mô phỏng chạy trên mạch rút từ layout, có cả điện dung của dây (dây dài làm dạng sóng chậm hơn). Đây là ba cách kiểm chính, không phải tất cả; thực tế còn nhiều kiểm khác, và hình sau OPC có kiểm riêng. Mô phỏng, kiểm quy tắc, đối chiếu mạch đều chạy bằng phần mềm EDA. Hai kiểm quy tắc/đối chiếu thường chạy trên layout vẽ. Lỗi mặt nạ thể hiện bằng hình sai (dính nhau), không phải nứt.
Số liệu