Mô hình trong PDK chuẩn và lão hóa
PDK trao mô hình cho nhà thiết kế bằng một tệp thư viện mô hình, mỗi linh kiện một tên
Mô hình đến tay qua gói do xưởng phát hành; trong gói là tệp thư viện mô hình, nét lít chỉ cần gọi đúng tên.
PDK (Process Design Kit, bộ hồ sơ xưởng giao) có tệp thư viện mô hình (tệp `.lib`), mỗi linh kiện một tên mô hình cố định.
Xem lời đọc
Mô hình đến tay nhà thiết kế qua một gói do xưởng phát hành. Gói ấy gọi là pi đi kây. Mỗi xưởng có tran sít tờ riêng, nên mỗi pi đi kây có mô hình riêng. Trong gói có một thư mục chứa các tệp thư viện mô hình. Mỗi linh kiện như nờ mốt hay pi mốt có một tên mô hình cố định. Mạch của ta chỉ cần gọi đúng tên đó trong nét lít. Nhiều công cụ cùng đọc được các họ mô hình quen thuộc, nên ta khỏi tự viết công thức.
Tên thật: `sky130_fd_pr__nfet_01v8`, `sky130_fd_pr__pfet_01v8`; tệp `libs.tech/ngspice/sky130.lib.spice` trong `sky130A` (máy: `~/.volare/volare/sky130/versions/
Tệp thư viện chia thành các đoạn góc, và một dòng lệnh trong netlist chọn góc cho cả mạch
Đổi một chữ trong dòng chọn đoạn, cùng cổng đảo chạy ở góc khác và hai trễ đổi theo.
Mỗi góc là một đoạn trong tệp thư viện mô hình (tt, ff, ss, fs, sf). Dòng `.lib` chọn đoạn nào được nạp.
Xem lời đọc
Tệp thư viện chia thành năm đoạn, mỗi đoạn là một góc. Một dòng lệnh trong nét lít chọn đoạn nào được nạp. Ví dụ ta nạp góc ti ti cho cổng đảo quen thuộc. Đổi một chữ trong dòng đó sang ét ét, cùng mạch chạy ở góc chậm. Cả hai trễ đều dài ra. Đổi sang ép ép, cả hai trễ đều ngắn lại. Vậy một tệp đủ để thử mạch ở mọi góc.
Số thật (SKY130, ngspice 42, 1,8 V, 27 °C, tải 10 fF, đã có ở bài 7): tt 56/81 ps, ff 45/65, ss 70/108 (xuống/lên). Cảnh dùng ba góc tt, ff, ss. Hai góc lệch fs, sf: trong tệp SKY130 tên hai đoạn này đảo so với quy ước chữ đầu là nMOS (đo: đoạn tên sf cho nMOS nhanh, trễ xuống 43 ps, lên 111 ps; đoạn tên fs cho 72 và 63 ps), nên bài không dạy hướng của chúng; muốn dùng thì chạy thử và nhìn dòng bật.
Mô hình chỉ khớp trong khoảng cỡ hợp lệ, và PDK còn trao thư viện ô chuẩn
Ngoài khoảng hợp lệ, kết quả kém tin cậy; ô chuẩn ghép từ chính các transistor có mô hình.
Cỡ hợp lệ là các cỡ W, L nằm trong khoảng xưởng đã khớp mô hình. Thư viện ô chuẩn là các mạch nhỏ thiết kế sẵn.
Xem lời đọc
Mô hình không đúng với mọi cỡ tran sít tờ. Xưởng chỉ đo và khớp mô hình trong những khoảng bề rộng và chiều dài nhất định. Cỡ nằm trong các khoảng đó gọi là cỡ hợp lệ. Cỡ cổng đảo của ta nằm trong khoảng hợp lệ. Ra ngoài khoảng ấy, công cụ có thể báo lỗi hoặc cho kết quả kém tin cậy. Pi đi kây còn trao thư viện ô chuẩn. Mỗi ô là một mạch nhỏ thiết kế sẵn. Một ô như cổng đảo được ghép từ chính các tran sít tờ có mô hình ấy.
Mô hình chia nhiều khoảng W, L (binning), mỗi khoảng một bộ tham số liên tục. Số thật (tệp SKY130 trên máy): nMOS 1,8 V có 63 khoảng, pMOS 66 khoảng; L từ 0,145 đến 20,005 µm, W từ 0,359 đến 7,005 µm. nMOS L 0,15, W 0,65 µm rơi vào khoảng số 59; pMOS L 0,15, W 1,0 µm rơi vào khoảng số 6. Thử nMOS L 0,10 µm, hoặc W 0,30 µm, hoặc L 0,05 µm: ngspice dừng với lỗi "could not find a valid modelname". Thư viện ô: `sky130_fd_sc_hd`; ô cổng đảo `sky130_fd_sc_hd__inv_1` có thật, ghép nMOS 0,65/0,15 µm và pMOS 1,0/0,15 µm (pMOS ở đây là biến thể ngưỡng cao `pfet_01v8_hvt`, cùng PDK).
Nâng cao: chuẩn CMC cho công thức mô hình chung, và Verilog-A để viết mô hình cho linh kiện mới
CMC chọn mô hình chuẩn để nhiều công cụ dùng chung công thức; Verilog-A là chỗ viết công thức linh kiện mới.
CMC (Compact Model Coalition, nhóm chọn mô hình compact chuẩn). Verilog-A là ngôn ngữ mô tả linh kiện bằng phương trình điện áp và dòng điện.
Xem lời đọc
Nếu mỗi công cụ tự viết lại công thức, cùng mô hình có thể cho kết quả lệch. Vì vậy các hãng công cụ và hãng chip lập nhóm xi em xi để chọn mô hình chuẩn. Họ bi sim là một ví dụ nổi tiếng trong số đó. Còn linh kiện mới thì chưa có công thức nào trong công cụ. Ve ri lốc ây là ngôn ngữ để viết công thức ấy thành tệp. Công cụ có hỗ trợ sẽ nạp tệp đó như một mô hình có sẵn.
Tra web 07/11/2026: CMC là nhóm công nghiệp EDA chọn, duy trì và quảng bá mô hình chuẩn; lập xấp xỉ 1996, về Si2 xấp xỉ 2013; chuẩn công khai gồm BSIM3, BSIM4, PSP, BSIM-CMG. Nhiều mô hình chuẩn mới phát hành bằng Verilog-A; ngspice nạp qua OSDI (cần kiểm). Nguồn: [Wikipedia, Compact Model Coalition](https://en.wikipedia.org/wiki/Compact_Model_Coalition). Chỉ nêu vai trò, không cú pháp, không tên công cụ thương mại.
Nâng cao: hạt tải nóng bị kẹt ở ô xít cổng là HCI, làm điện áp ngưỡng trôi
Gần máng hạt tải được gia tốc thành hạt nóng, chủ yếu bị kẹt ở ô xít cổng và làm V_th trôi.
HCI (Hot Carrier Injection, hạt tải nóng tiêm vào ô xít). Hạt tải nóng có năng lượng cao hơn nhiều so với năng lượng nhiệt.
Xem lời đọc
Chip chạy nhiều năm, nên tran sít tờ bên trong không còn như lúc mới. Gần máng, điện trường gia tốc hạt tải lên năng lượng cao hơn nhiều so với năng lượng nhiệt. Hạt tải như vậy gọi là hạt tải nóng. Một số hạt nóng chui vào lớp ô xít cổng và bị kẹt lại. Điện tích kẹt làm điện áp ngưỡng trôi dần. Hiện tượng này gọi là ết xi ai. Nó xảy ra khi mạch chuyển mức, lúc kênh đang dẫn mà máng còn điện áp cao.
Tra web 07/11/2026: hạt tải được điện trường gần máng gia tốc rồi bị tiêm vào điện môi cổng, kẹt điện tích chủ yếu trong ô xít (một phần sinh bẫy mặt tiếp giáp); không hồi phục. Chỉ bức tranh, không số trôi. Nguồn: [arXiv 1509.09249](https://arxiv.org/pdf/1509.09249).
Nâng cao: bẫy sinh ra ở mặt tiếp giáp khi cổng giữ điện áp lâu là BTI, cũng làm điện áp ngưỡng trôi
Cổng giữ điện áp lâu ở nhiệt độ cao thì sinh bẫy ở mặt tiếp giáp (BTI), không cần hạt nóng, làm V_th trôi.
BTI (Bias Temperature Instability, thiên áp nhiệt). Bẫy là chỗ giữ lại điện tích.
Xem lời đọc
Còn một cơ chế khác không cần hạt nóng. Bẫy là chỗ giữ lại điện tích, nằm ở mặt tiếp giáp giữa ô xít và silicon. Khi cổng giữ điện áp lâu ở nhiệt độ cao, bẫy sinh dần. Hiện tượng này gọi là bi ti ai. Nó rõ nhất ở pi mốt, và hồi phục một phần khi bỏ điện áp cổng. Bẫy làm điện áp ngưỡng trôi dần, dù không có hạt nóng. Hai hiện tượng khác chỗ nhưng cùng làm điện áp ngưỡng dịch.
Tra web 07/11/2026: BTI chủ yếu tạo bẫy mặt tiếp giáp (một phần điện tích trong ô xít), rõ nhất ở pMOS (NBTI, |V_th| tăng, dòng giảm); nMOS có PBTI nhưng với SiO₂ gần như không đáng kể; hồi phục một phần khi bỏ thiên áp. Hai cơ chế khó tách trong thực tế. Nguồn: [IEEE TechNav, NBTI](https://technav.ieee.org/topic/negative-bias-temperature-instability/). Không số trôi.
Nâng cao: điện áp ngưỡng trôi làm cổng đảo chậm dần, nên phải thử với cả mô hình mới và mô hình già
Dời điện áp ngưỡng rồi chạy lại: trễ tăng; thiết kế phải còn dưới giới hạn với cả hai mô hình.
Mô hình già là mô hình đã dời tham số điện áp ngưỡng để mô tả chip chạy lâu. Số dời và số trễ là kết quả minh họa.
Xem lời đọc
Ta thử dời điện áp ngưỡng của cả hai tran sít tờ thêm một chút. Mô hình đã dời như vậy gọi là mô hình già. Dòng của mỗi tran sít tờ giảm, nên cổng đảo cần nhiều thời gian hơn để chuyển mức. Kết quả mô phỏng cho thấy trễ tăng so với mô hình mới. Đường sóng của mô hình già nằm sau đường sóng của mô hình mới. Nhà thiết kế nên chạy mô phỏng với cả mô hình mới và mô hình già. Mạch phải còn dưới giới hạn trễ ngay cả khi chip đã già.
Cách làm minh họa: dời điện áp ngưỡng 50 mV (tương đương: hạ điện áp cổng của nMOS 50 mV và nâng điện áp cổng của pMOS 50 mV bằng nguồn nối tiếp, không đổi tham số mô hình; `b8-chay.py`), rồi `.tran`. Kết quả: mới 55,7/81,1 ps, già 58,8/85,8 ps (xuống/lên), tăng 3,1 và 4,7 ps. Không phải mô hình lão hóa đo thật (lão hóa thật còn làm giảm linh động), không dự đoán năm. Câu 4 chỉ giữ nếu máy xác nhận trễ tăng; thay: 'trễ đổi'. Số già 59 / 86 ps (làm tròn), số mới tt 56 / 81 ps.
Một tệp, một dòng chọn góc, đúng cỡ hợp lệ: ba điều cần nhớ về mô hình trong PDK, rồi kiểm công thức tay bằng máy
Ba điều cần nhớ về mô hình trong PDK; có chúng ta đủ sức kiểm công thức tay của mạch số.
Ba điều: tệp từ PDK, dòng chọn góc, cỡ hợp lệ. Thư viện ô chuẩn là phần kèm.
Xem lời đọc
Tóm lại, ta lấy mô hình từ tệp thư viện của pi đi kây. Ta chọn góc bằng một dòng lệnh trong nét lít. Ta chỉ tin mô hình trong những cỡ hợp lệ. Ba điều ấy đủ để ta thử một mạch ở nhiều góc. Thư viện ô chuẩn còn cho ta sẵn những mạch nhỏ đã có mô hình. Có mô hình đúng và biết chọn góc, ta kiểm lại công thức tay của mạch số bằng máy.
Cảnh chốt chỉ dùng c1–c3; phần nâng cao (c4–c7) không xuất hiện, không ô xám. Bàn giao khớp bài 9 c1 câu 1.
Số liệu
- Dữ liệu trong bài là dữ liệu giả lập: chạy ngspice 42 trên thư viện mở SKY130 (SkyWater, 130 nm) ở 1,8 V và 27 °C, tải 10 fF. Đây không phải số đo thật của xưởng.
- Tệp thư viện sky130.lib.spice có 19 đoạn: tt, sf, ff, ss, fs, ll, hh, hl, lh, các đoạn đuôi _mm và mc (Monte Carlo). Cảnh 2 chỉ dùng ba góc tt, ff, ss. Hai góc fs và sf đảo tên so với quy ước chữ đầu là nMOS, nên bài không dạy hướng của chúng.
- Mô hình chia thành nhiều khoảng L và W (binning). Với nMOS 1,8 V có 63 khoảng, pMOS 1,8 V có 66 khoảng; L từ 0,145 đến 20,005 µm, W từ 0,359 đến 7,005 µm.
- nMOS L 0,15 µm, W 0,65 µm thuộc khoảng số 59 của nMOS. pMOS L 0,15 µm, W 1,0 µm thuộc khoảng số 6 của pMOS.
- Thử nMOS với L 0,10 µm, hoặc W 0,30 µm, hoặc L 0,05 µm: ngspice dừng với lỗi "could not find a valid modelname". Cỡ L 0,15 µm, W 0,65 µm chạy được (dòng 334,6 µA).
- Ô cổng đảo sky130_fd_sc_hd__inv_1 của thư viện ô chuẩn sky130_fd_sc_hd: nMOS W 0,65 µm, L 0,15 µm; pMOS ngưỡng cao (pfet_01v8_hvt) W 1,0 µm, L 0,15 µm. Tên ô và tên mô hình cần kiểm trên máy trước khi tin.
- Trễ cổng đảo ở tt: 56 ps xuống và 81 ps lên; ff: 45 và 65 ps; ss: 70 và 108 ps. Số đo chính xác: tt 55,7 và 81,1 ps; ff 44,8 và 64,9 ps; ss 70,3 và 108,2 ps.
- Mô hình già là minh họa: dời điện áp ngưỡng 50 mV (hạ điện áp cổng nMOS và nâng điện áp cổng pMOS bằng nguồn nối tiếp, không đổi tham số mô hình). Đây không phải mô hình lão hóa đo thật: lão hóa thật còn làm giảm linh động, và bài không dự đoán năm. Trễ mới 55,7 và 81,1 ps; trễ già 58,8 và 85,8 ps (xuống và lên), tăng 3,1 và 4,7 ps.
- Cảnh 4 (CMC, Verilog-A), cảnh 5 (HCI) và cảnh 6 (BTI) chỉ là bức tranh định tính, không có số trôi.
- Nguồn tra web ngày 07/11/2026: Wikipedia, Compact Model Coalition (CMC); arXiv 1509.09249 (hạt tải nóng và HCI); IEEE TechNav, NBTI (BTI).